Liên hệ
Tiếng Việt
Tiếng Anh
Thứ bảy, 21/06/2025
Introduction to SystemVerilog
Cập nhật vào: Thứ năm - 06/07/2023 23:49
Nhan đề chính: Introduction to SystemVerilog
Nhan đề dịch: Giới thiệu về hệ thống phiên bản
Tác giả: Ashok B. Mehta
Nhà xuất bản: Springer Cham
Năm xuất bản: 2021
Số trang: 852 tr.
Ngôn ngữ: Tiếng Anh
ISBN: 978-3-030-71319-5
SpringerLink
Lời giới thiệu: Cuốn sách này cung cấp hướng dẫn thực hành, định hướng ứng dụng cho toàn bộ ngôn ngữ hệ thống phiên bản 1800 tiêu chuẩn của IEEE. Người đọc sẽ được hưởng lợi từ cách tiếp cận từng bước để học các sắc thái ngôn ngữ và phương pháp, điều này sẽ cho phép họ thiết kế và xác minh các chip ASIC/SoC và CPU phức tạp. Tác giả đề cập đến toàn bộ phổ của ngôn ngữ, bao gồm các ràng buộc ngẫu nhiên, Xác nhận hệ thống phiên bản, phạm vi chức năng, lớp, trình kiểm tra, giao diện và loại dữ liệu, trong số các tính năng khác của ngôn ngữ. Được viết bởi một người dùng cuối chuyên nghiệp, có kinh nghiệm về thiết kế ASIC/SoC/CPU và FPGA, cuốn sách này giải thích từng khái niệm bằng các ví dụ dễ hiểu, nhật ký mô phỏng và ứng dụng bắt nguồn từ các dự án thực tế. Người đọc sẽ được trao quyền để giải quyết nhiệm vụ phức tạp của các thiết kế ASIC nhiều triệu cổng.
+ Cung cấp phạm vi bao phủ toàn diện của toàn bộ ngôn ngữ hệ thống phiên bản tiêu chuẩn của IEEE;
+ Bao gồm các chủ đề quan trọng như xác minh ngẫu nhiên bị ràng buộc, lớp hệ thống phiên bản, xác nhận, phạm vi chức năng, loại dữ liệu, trình kiểm tra, giao diện, quy trình và thủ tục, trong số các tính năng ngôn ngữ khác;
+ Sử dụng các ví dụ và nhật ký mô phỏng dễ hiểu; các ví dụ có thể mô phỏng được và sẽ được cung cấp trực tuyến;
+ Được viết bởi một người dùng cuối chuyên nghiệp, có kinh nghiệm về các thiết kế ASIC/SoC/CPU và FPGA.
Từ khóa: IEEE tiêu chuẩn 1800. Xác nhận hệ thống phiên bản. Bảo hiểm chức năng hệ thống phiên bản. Thiết kế và xác minh chip.
Nội dung cuốn sách gồm những phần sau:
Giới thiệu
Loại dữ liệu
Mảng
hàng đợi
Cấu trúc
Liên hiệp
Gói
Lớp học
SystemVerilog “mô-đun”
“chương trình” SystemVerilog
“Giao diện” SystemVerilog
nhà điều hành
Tạo và xác minh thử nghiệm ngẫu nhiên có giới hạn
Xác nhận hệ thống phiên bản
Bảo hiểm chức năng hệ thống phiên bản
Quy trình vận hành hệ thống phiên bản
Báo cáo lập trình thủ tục
Đồng bộ hóa giữa các quá trình. Semaphores và Hộp thư
khối đồng hồ
